整个SCIC内插滤波器需要6个积分器和6个梳状滤波器。在传统CIC的实现方法中，实现相同的混叠衰减时需要4级CIC滤波器，即需要4个梳状滤波器和4个积分器。SCIC内插滤波器所占用的硬件资源多了2个积分器、2个梳状滤波器及其它的少量延迟器和加法器。对于乘数因子3和-2，可以用移位器实现，避免了乘法器的引入。
第四章 数字上下变频器各部分的仿真实现
本论文关于数字上下变频所有部分的设计都是基于FPGA的，采用VHDL语言进行描述，在QuartusII平台中进行仿真和实现。下面给出数字上下变频器设计中各部分的仿真结果。
4.1 NCO的FPGA仿真结果
根据章节3.1.1所述的基于CORDIC算法的设计原理，使用Verilog HDL(硬件描述语言)进行描述，通过QuartusII平台进行编译，本设计中NCO的工作时钟设为25MHz(工作速度仿真可以达到160MHz以上)相位累加器的位数为16位。其时序仿真图如下图4.1所示：
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